De SR Flip Flop of Set-Reset flip flop heeft veel voordelen. Maar het heeft de volgende schakelproblemen:
- Wanneer de ingangen Set 'S' en Reset 'R' op 0 zijn ingesteld, wordt deze toestand altijd vermeden.
- Wanneer de Set- of Reset-ingang van status verandert terwijl de vrijgave-ingang 1 is, vindt de onjuiste vergrendelingsactie plaats.
De JK Flip Flop elimineert deze twee nadelen SR-flipflop .
De JK-slipper is een van de meest gebruikte flip-flops in digitale circuits. De JK-flipflop is een universele flip-flop met twee ingangen 'J' en 'K'. Bij SR-flipflop zijn de 'S' en 'R' de verkorte afkortingen voor Set en Reset, maar J en K niet. De J en K zijn zelf autonome letters die zijn gekozen om het flip-flopontwerp te onderscheiden van andere typen.
De JK-flipflop werkt op dezelfde manier als de SR-flipflop. De JK-flipflop heeft 'J' en 'K'-flipflop in plaats van 'S' en 'R'. Het enige verschil tussen de JK-flipflop en de SR-flipflop is dat wanneer beide ingangen van de SR-flipflop op 1 zijn ingesteld, het circuit de ongeldige toestanden als uitgangen produceert, maar in het geval van de JK-flipflop zijn er geen ongeldige toestanden, zelfs als beide 'J'- en 'K'-flipflops zijn ingesteld op 1.
De JK Flip Flop is een gated SR flip-flop met de toevoeging van een klokingangscircuit. De ongeldige of illegale uitgangstoestand treedt op wanneer beide ingangen op 1 zijn ingesteld en worden voorkomen door de toevoeging van een klokingangscircuit. De JK-flipflop heeft dus vier mogelijke invoercombinaties, namelijk 1, 0, 'geen verandering' en 'toggle'. Het symbool van de JK-flipflop is hetzelfde als SR Bistabiele vergrendeling behalve de toevoeging van een klokingang.
Blokdiagram:
Schakelschema:
Bij de SR-flipflop worden beide ingangen 'S' en 'R' vervangen door twee ingangen J en K. Dit betekent dat de J- en K-ingang respectievelijk gelijk zijn aan S en R.
De twee EN-poorten met 2 ingangen worden vervangen door twee NAND-poorten met 3 ingangen. De derde ingang van elke poort is verbonden met de uitgangen bij Q en Q'. Door de kruiskoppeling van de SR-flipflop kan de vorige ongeldige voorwaarde van (S = '1', R = '1') worden gebruikt om de 'toggle-actie' te produceren, aangezien de twee ingangen nu met elkaar zijn verbonden.
Als het circuit 'ingesteld' is, wordt de J-ingang onderbroken vanuit de '0'-positie van Q' via de onderste NAND-poort. Als het circuit 'RESET' is, wordt de K-ingang onderbroken vanaf 0 posities van Q via de bovenste NAND-poort. Omdat Q en Q' altijd verschillend zijn, kunnen we ze gebruiken om de invoer te regelen. Wanneer beide ingangen 'J' en 'K' zijn ingesteld op 1, schakelt de JK de flip-flop om volgens de gegeven waarheidstabel.
Waarheidstabel:
Wanneer beide ingangen van de JK-flipflop zijn ingesteld op 1 en de klokingang ook puls 'Hoog' is, wordt het circuit van de SET-status naar een RESET-status geschakeld. De JK-flipflop werkt als een T-type toggle-flipflop wanneer beide ingangen op 1 zijn ingesteld.
De JK-flipflop is een verbeterde geklokte SR-flipflop. Maar het heeft nog steeds last van de 'race' probleem. Dit probleem doet zich voor wanneer de toestand van de uitgang Q wordt gewijzigd voordat de tijdpuls van de klokingang tijd heeft om te gaan 'Uit' . We moeten een korte timing plus periode (T) aanhouden om deze periode te vermijden.